• 什么是设计的约束

所谓设计的约束，就是指你期望你的设计所要达到的目标，包括：工作频率、面积以及负载能力等，DC根据这些约束取优化你的设计以尽力达到你的要求。

DC在优化你的设计的时候，它遵循两类约束：

1）、Design Rules Constraints

逻辑库定义了这些隐式约束。这些约束条件是设计正常工作所必需的。它们适用于任何使用该库的设计。默认情况下，设计规则约束的优先级高于优化约束。

2）、Optimization Constraints

优化约束应用于你在dc_shell会话期间工作的设计，并表示设计的目标。在优化过程中，设计编译器试图满足这些目标，但该过程没有违反任何设计规则。要正确地优化设计，必须设置真实的约束。

下面两幅图给出了Design Rules Constraints和Optimization Constraints的约束区别

Design Rules Constraints

通常Design Rules Constraints包含了transition times, fanout loads, and capacitances。你可以额外添加另外的design rules，但是这些额外添加的design rules必须必库里的更加严格，反之则不行。

• 例如，以下命令将属于Clk时钟组的所有针脚的max_transition值设置为5。

set_max_transition 5 [get_clocks Clk]

• 可以为每个输出和输入端口设置最大风扇输出约束

set_max_fanout 8 [get_designs ADDER]

• 设置设计加法器的最大电容为3

set_max_capacitance 3 [get_designs adder]

• 要仅报告违反最大电容约束的net，使用report_constraint
• 在名为high_drive的端口上设置最小电容值为12.0个单元

set_min_capacitance 12.0 high_drive

• 若要只报告最小电容约束违例信息，请在report_constraint命令中使用-min_capacitance选项。

report_constraint -min_capacitance

1.1.1、Design Rules Constraints特例

在DC综合阶段，有一些特殊的pins or ports，我们希望这些约束对这些特殊的对象无效，因为像clock，constant 和scan_nets这些net在设计中驱动较多，如果这些约束作用到这些nets会让DC在综合阶段浪费过多是时间去优化这些，同时这些优化也是我们不需要的，此时我们可以通过set_auto_disable_drc_nets，默认情况下clocks 和constant nets会设置成drc disable属性，scan nets 并不会，你可以使用-all选项将上述的3种nets都设置成drc disable。具体用法可以参考下图所示：

Optimization Constraints

优化约束表示您想要实现的速度、面积和功率等目标和限制。Optimization constraints 包括：

1）、input 和output delay

2）、mininum 和maximum delay

3）、Maximum 面积

4）、Power 优化

可以通过使用set_max_delay 和set_min_delay命令为当前设计中的路径指定一个最大延迟目标和最小延迟目标。

通过set_max_area可以设置优化后的面积目标。

• set_max_area 0.0

当DC工作在DC Expert模式时，可以设置功率优化开关。

• set_leakage_optimization true
• set_dynamic_optimization true

Constraints Example

current_design top

create_clock -period 10 -waveform {0 5} clock

current_design block

create_clock -name clock -period 10 -waveform {0 5} clock1

create_clock -name clock_bar -period 10 \

-waveform {5 10} clock2

set_input_delay -clock clock 1.8 in1

set_output_delay -clock clock 1.2 out1

set_driving_cell -lib_cell INV -input_transition_rise 1 in1

set_driving_cell -lib_cell CKINV clock1

set_driving_cell -lib_cell CKBUF clock2

set_load 0.85 out1

current_design top

Reporting Constraints

若要报告当前设计中的约束值，以检查设计规则和优化目标，可以使用report_constraint命令。

该命令会报出以下问题：

1）、约束是否满足或违反，以及违例多少

2）、设计对象中最严重的违规对象

3）、最大延迟信息，以path group分组

4）、最小延迟信息

• Timing Constraints实例

下图是一个设计的原理图，根据提供的Timing Constraints写出其约束指令。

设计Spec如下所示：

时钟 specs：系统工作时钟频率：333.33MHz；

时钟源到设计的clk port最大延迟是700ps ；

时钟到设计中所有寄存器端的delay是300ps+-30ps；

时钟Jitter是+-40ps；

时钟unsertain为50ps；

时钟上升沿和下降沿的最大transition120ps；

寄存器Setup specs：寄存器最大setup要求0.2ns；

输入 Ports specs：输入端口data1 & data2 经过内部逻辑S后最大延迟是2.2ns；

最迟的情况下到达输入端口sel端的绝对延迟是1.4ns；

输出Ports specs：输出端口out1的最大外部延迟是420ps，外部寄存器F6的setup要求是80ps；

输出端口out2的最大内部延迟是810ps；

输出端口out3输出需要满足400ps的setup要求；

内部组合逻辑 spec：输入端口Cin1 和Cin2经过COMBO到Cout的最大延迟是2.45ns；

时钟约束命令： create_clock -period 3.0 [get_ports clk]

set_clock_latency -source -max 0.7 [get_clocks clk] 时钟外部延时700ps

set_clock_latency -max 0.3 [get_clock clk] 时钟内部延时 300ps

时钟内部延时有+-30ps的不确定，故最差情况下（lautch clk late 30ps Capture clk early 30ps）导致时钟uncertain 60ps，加上时钟的jitter 40ps和本身的50ps uncertain 裕量，故时钟uncertain 基于setup设置如下。

set_clock_uncertain -setup 0.15 [get_clock clk]

Set_clock_transition 0.12 [get_clock clk]

输入端口约束命令：

set_input_delay -max 0.45 -clock clk [get_ports data*]

备注：input_delay = clk_period - clock_uncertain - delay of S - register setup time = 3-0.15-2.2-0.2=0.45

set_input_delay -max 0.4 -clock clk [get_ports sel]

备注：input_delay = absolute_delay - clock_delay = 1.4 - 0.7 - 0.3 = 0.4

输出端口约束命令：

set_output_delay -max 0.5 -clock clk [get_ports out1]

备注：output_delay = 420ps + 80ps = 500ps

set_output_delay -max 2.04 clock clk [get_ports out2]

备注：output_delay = 3ns - 0.15ns - 0.81ns = 2.04ns

set_output_delay -max 0.4 clock clk [get_ports out3]

内部组合逻辑约束命令：

set_input_delay -max 0.3 -clock clk [get_ports Cin*]

set_input_delay -max 0.1 -clock clk [get_ports Cout]

备注：由于cin1和cin2经过内部组合逻辑直接输出到Cout端，且组合逻辑内部最大延时是2.45ns，在考虑input_delay和output_delay时，我们假定Cin1和cin2的上一级都是由Register的Q端输出，同时Cout的输出也由Register的D的获取。那么input_delay+output_dllay + comb_delay < 3-2.45-0.15 =0.4ns ，所以这两组信号的延迟可以是（0.4ns 0ns）（0.2ns 0.2ns）（0.3ns 0.1ns）中任意一组。